banco de pruebas detector de secuencias 1101

library ieee;
use IEEE.STD_LOGIC_1164.all;
entity bp_detector_secuencia is
end bp_detector_secuencia;
architecture estructural of bp_detector_secuencia is
    signal  bp_RESET, bp_RELOJ, bp_X, bp_Z : std_logic;
begin
uut: entity work.det_sec(detector_1)
port map ( RESET=>bp_RESET, CLK=>bp_RELOJ, x=>bp_X );
             process
      begin
         bp_RESET <= '1';     -- inicializa al sistema
                     bp_RELOJ <= '0';
                     bp_X <= '0';
                     wait for 50 ns;
                     bp_RESET <= '0';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <='0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <='0';
                     bp_X <= '0';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <='0';
                     bp_X <= '0';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '0';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <='0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <='0';
                     bp_X <= '0';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <='0';
                     bp_X <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '0';
                     wait for 50 ns;
                     bp_RELOJ <= '1';
                     wait for 50 ns;
                     bp_RELOJ <= '0';
                     bp_X <= '1';
                     wait for 50 ns;
    end process;
end architecture estructural;

banco de pruebas decodificador 3 a 8 VHDL

Aqui les dejo el codigo que corresponde al banco de pruebas del decodificador 3 a 8 que les deje antes, exito.  Les recomiendo Geany para escribir el codigo y ModelSim para compilarlo y probarlo. exito


library ieee;
use IEEE.STD_LOGIC_1164.all;
entity banco_prueba is
end entity banco_prueba ;
architecture prueba_decodificador_3_a_8 of banco_prueba is
    signal  bp_H : std_logic;
    signal  bp_D : std_logic_vector(7 downto 0);
    signal    bp_S : std_logic_vector(2 downto 0);


begin
uut: entity work.decodificador_3_a_8(estructural_1)
port map ( H=>bp_H, S=>bp_S, D=>bp_D);
        
    process
      begin
        bp_H <= '0';
        bp_S <= "000";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "001";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "010";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "011";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "100";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "101";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "110";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "111";
        wait for 20 ns;
       
        bp_H <= '1';
        bp_S <= "000";
        wait for 20 ns;
        bp_H <= '1';
        bp_S <= "001";
        wait for 20 ns;
        bp_H <= '1';
        bp_S <= "010";
        wait for 20 ns;
        bp_H <= '1';
        bp_S <= "011";
        wait for 20 ns;
        bp_H <= '0';
        bp_S <= "100";
        wait for 20 ns;
        bp_H <= '1';
        bp_S <= "101";
        wait for 20 ns;
        bp_H <= '1';
        bp_S <= "110";
        wait for 20 ns;
        bp_H <= '1';
        bp_S <= "111";
        wait for 20 ns;
       

       
    end process;
end architecture prueba_decodificador_3_a_8;